VHDL болон Verilog хоёрын ялгаа юу вэ?
VHDL болон Verilog хоёрын ялгаа юу вэ?

Видео: VHDL болон Verilog хоёрын ялгаа юу вэ?

Видео: VHDL болон Verilog хоёрын ялгаа юу вэ?
Видео: VHDL#1. Создание проекта и работа с KEYs&LEDs. Первый проект. 2024, Арваннэгдүгээр
Anonim

VHDL ба Verilog нь ерөнхий зориулалтын дижитал дизайны хэл гэж тооцогддог бол SystemVerilog нь сайжруулсан хувилбарыг төлөөлдөг Verilog . VHDL үндэстэй дахь Ада програмчлалын хэл нь ойлголт, синтакс аль алинд нь, харин Verilog-ийн үндсийг нь Hilo гэж нэрлэдэг эртний HDL болон Си програмчлалын хэл рүү буцааж хянах боломжтой.

Хүмүүс бас VHDL эсвэл Verilog аль нь дээр вэ?

VHDL -ээс илүү дэлгэрэнгүй юм Verilog мөн itis нь С-тэй төстэй бус синтакстай. -тай VHDL , танд илүү олон мөр код бичих магадлал өндөр байна. Verilog тай илүү сайн Техник хангамжийн загварчлалыг мэддэг боловч програмчлалын бүтэц нь доогуур түвшинд байна. Verilog шиг дэлгэрэнгүй биш юм VHDL тиймээс илүү авсаархан.

Мөн Verilog ямар хэрэгцээтэй вэ? Verilog Техник хангамжийн тодорхойлолтын хэл; электрон хэлхээ ба системийг тайлбарлах текстийн формат. Электрон дизайнд хэрэглэх, Verilog загварчлалаар баталгаажуулах, цаг хугацааны шинжилгээ хийх, тестийн шинжилгээ (туршилтын шинжилгээ ба алдааны зэрэглэл) болон логик синтез хийхэд ашиглах зорилготой юм.

Ийм байдлаар Verilog болон SystemVerilog хоёрын ялгаа нь юу вэ?

Үндсэн Verilog болон SystemVerilog хоёрын ялгаа тийм үү Verilog нь Техник хангамжийн тодорхойлолтын хэл бөгөөд харин SystemVerilog дээр суурилсан Техник хангамжийн тодорхойлолт ба Техник хангамжийн баталгаажуулалтын хэл юм Verilog . Товчхондоо, SystemVerilog -ийн сайжруулсан хувилбар юм Verilog нэмэлт шинж чанарууд.

VLSI дээр VHDL гэж юу вэ?

VLSI Дизайн - VHDL Танилцуулга. Зар сурталчилгаа. VHDL Энэ нь маш өндөр хурдны нэгдсэн хэлхээний техник хангамжийн тайлбарын хэл юм. Энэ нь тоон системийг өгөгдлийн урсгал, зан төлөв, загварчлалын бүтцийн хэв маягаар загварчлахад ашигладаг програмчлалын хэл юм.

Зөвлөмж болгож буй: